A AMD está prestes a redefinir o cenário de processadores para servidores com o lançamento de sua nova geração Epyc, codinome Venice, baseada na arquitetura Zen 6. A empresa divulgou informações que detalham um salto arquitetônico expressivo desde a introdução do Rome em 2019, prometendo um portfólio de CPUs mais amplo e capaz, abrangendo desde computação de propósito geral até aplicações de alta performance (HPC) e inteligência artificial (IA).

Arquitetura e Especificações da Geração Venice

A nova linha Epyc 9006 SP7, com previsão de lançamento para 2026, destaca-se pela capacidade de até 256 núcleos, 16 canais de memória DDR5 e conectividade PCIe 6.0 compatível com CXL 3.1. Essa plataforma se divide em duas vertentes principais: otimizada para densidade e otimizada para frequência. A versão de 256 núcleos é a campeã em densidade, enquanto uma variante de 96 núcleos promete atingir frequências de até 5 GHz.

O design interno revela uma mudança substancial: dois I/O dies (unidades de entrada/saída) circundam oito Core Complex Dies (CCDs). Essa configuração, com o dobro de I/O dies e metade do silício de computação em comparação com a geração anterior (Turin), permite o aumento expressivo de núcleos. Cada CCD agora abriga 32 núcleos, o dobro da geração anterior, e o cache L3 compartilhado foi quadruplicado para 128 MB por chiplet. Isso resulta em um total de 1 GB de L3 por processador nas configurações mais completas.

Para as partes otimizadas para frequência, a AMD adotou uma abordagem mais conservadora, com 12 núcleos e 48 MB de L3 por chiplet, um aumento de cerca de 50% em relação à geração anterior. Uma novidade crucial é a eliminação da distinção entre núcleos Zen 6C e Zen 6. Anteriormente, os CCDs ZenC compartilhavam um pool de L3 menor, resultando em menos cache por núcleo em configurações de alta contagem. Com Venice, todos os núcleos Zen 6, independentemente do CCD, possuem pelo menos 4 MB de L3 compartilhado por núcleo, simplificando a hierarquia e focando a diferença entre as variantes na contagem e densidade de núcleos.

Inovações em I/O e Memória

A introdução de dois I/O dies, posicionados lado a lado com os CCDs, sugere otimizações na interconexão. A conectividade PCIe permanece com 128 lanes, mas agora em versão 6.0, o dobro da velocidade da geração anterior. O suporte a CXL 3.1 abre portas para o uso de "memory god boxes", permitindo o pooling e compartilhamento de memória entre sistemas, uma funcionalidade crucial para ambientes de IA e HPC que demandam vastos recursos de memória.

A largura de banda de memória também recebeu um upgrade massivo. Os novos chips suportam 16 canais de DDR5 8000 MT/s ou 12.800 MT/s com MRDIMMs, alcançando um pico teórico de 1.6 TB/s, quase o triplo da geração Turin. Em testes práticos, a AMD reporta atingir cerca de 1.3 TB/s em benchmarks como o STREAM Triad.

Venice-X e Aplicações Empresariais

Para cargas de trabalho de HPC, a AMD reintroduz a variante Venice-X, que compartilha o socket SP7, mas eleva o cache L3 por núcleo para 12 MB, totalizando 1.152 MB por socket. Utilizando a tecnologia 3D V-Cache, similar à encontrada em processadores de consumo como o Ryzen 7 7800X3D, o Venice-X empilha até oito tiles de SRAM de 96 MB sobre os CCDs. Embora não aumente a capacidade de cache ou contagem de núcleos em relação ao último Epyc X-chip, ele oferece frequências significativamente mais altas, chegando a 5.15 GHz, graças ao posicionamento do tile de SRAM sob o CCD.

Para o mercado empresarial, que demandam servidores para tarefas como armazenamento, bancos de dados e virtualização, a AMD oferecerá versões com menor contagem de núcleos (de oito a 128) e oito canais de DDR5. Esses processadores utilizarão um socket SP8 diferente e um I/O die possivelmente simplificado, refletindo a menor demanda por largura de banda de memória em comparação com HPC e IA. A AMD planeja mais de 20 SKUs na linha SP8, com frequências de até 5 GHz, buscando oferecer um equilíbrio entre performance e custo.

Competição com Nvidia e Intel

A AMD posiciona o Venice como um contraponto direto aos processadores Vera da Nvidia. Enquanto a Nvidia reivindica um salto de performance por núcleo de 1.7 a 1.8 vezes sobre o Turin, a AMD afirma que seu chip Venice de 96 núcleos superou o Vera em 1 a 12% em benchmarks SPEC 2026, e apresentou uma vantagem de 20% no teste Integer. A versão de 256 núcleos da AMD superou o Vera de 88 núcleos em 2.24 vezes em throughput, o que é esperado dada a diferença de contagem de núcleos.

A análise da AMD sugere que, embora o Vera seja competente, a AMD compensa com maior contagem de núcleos e um portfólio mais diversificado. A competição com a Intel no segmento de alto desempenho também se intensifica. Os futuros Xeon 7 Diamond Rapids da Intel, com até 256 núcleos e 16 canais de DDR5, focam exclusivamente em HPC, deixando o mercado empresarial mais aberto para a AMD em 2027.

A arquitetura Zen 6 também moldará futuras gerações de processadores Ryzen e Threadripper. Historicamente, há uma reciclagem de CCDs entre as linhas Epyc e de consumo. Para o desktop, isso pode significar de oito a 24 núcleos em plataformas AM5, com frequências potencialmente ultrapassando os 6 GHz. Para o Threadripper, espera-se até 128 núcleos Zen 6, com maior conectividade PCIe e capacidade de memória, embora a adoção de núcleos Zen 6C possa comprometer a performance por núcleo em prol da contagem total.

Perguntas em Aberto

Apesar dos detalhes revelados, a AMD ainda mantém segredo sobre aspectos da microarquitetura Zen 6 e as razões exatas por trás das mudanças no design de encapsulamento. A expectativa é que mais informações surjam ao longo do ano, à medida que os primeiros processadores Venice comecem a ser enviados aos clientes, permitindo uma avaliação mais completa de seu impacto no mercado de servidores e computação de alta performance.

Com reportagem de Brazil Valley

Source · The Register